칩이 사는 물리 세계 — 반도체 & EDA 기초
칩이 사는
물리 세계
반도체 소자부터 공정·레이어·마스크까지 — EDA의 모든 추상화가 결국 가리키는 실체를 잡는다.
반도체를 왜 공부해야 하는가
칩은 그냥 "코드가 실리콘으로 바뀐 것"이 아닙니다. EDA는 결국 논리를 물리로 내리는 과정입니다.
assign y = a & b;
논리적으로는 AND gate 하나. 하지만 실제 칩에서는 —
- 여러 개의 MOSFET
- 금속 배선과 contact/via
- standard cell과 배치 위치
- 전원망 연결, clock/timing constraint
- 공정 규칙과 lithography 한계
- 온도/전압/공정 편차
- 검사용 구조, 패키지 연결, 최종 수율
반도체/칩 기본을 모르면 이런 질문들이 전부 감으로만 남습니다.
- 왜 timing이 안 맞는가?
- 왜 wire delay가 cell delay보다 커지는가?
- 왜 공정 node가 작아질수록 설계가 어려워지는가?
- 왜 PDK가 없으면 칩 설계를 못 하는가?
- 왜 standard cell library가 중요한가?
- 왜 SRAM macro는 직접 synthesis하지 않는가?
- 왜 DRC/LVS가 필요한가?
- 왜 같은 RTL인데 공정마다 PPA가 달라지는가?
- 왜 yield가 낮으면 설계가 망한 것인가?
SI반도체 소자 기초
1.1 반도체란 무엇인가
물질은 전기가 얼마나 잘 통하느냐에 따라 대략 세 가지로 나눌 수 있습니다.
금속처럼 전기가 잘 통함 — copper, aluminum
전기가 거의 안 통함 — silicon dioxide, glass
조건에 따라 전기가 통하기도, 안 통하기도 함 — silicon
반도체가 중요한 이유는 전류 흐름을 제어할 수 있기 때문입니다. 컴퓨터는 결국 0과 1을 다루는 기계이고, 그러려면 어떤 지점에서 전류가 흐르거나 안 흐르거나 해야 합니다. 실리콘 자체에 불순물을 아주 정밀하게 넣으면 전기적 성질을 바꿀 수 있는데, 이것이 doping입니다.
1.2 전자와 정공
반도체에서 전류를 운반하는 주체는 크게 두 가지, electron(전자)과 hole(정공)입니다. 전자는 음전하를 가진 입자이고, 정공은 실제 입자라기보다 "전자가 빠져나간 자리"지만 회로적으로는 양전하 입자처럼 행동합니다.
이 개념이 필요한 이유는 P형/N형 반도체, NMOS/PMOS를 이해하기 위해서입니다.
1.3 P형 반도체와 N형 반도체
실리콘에 어떤 불순물을 넣느냐에 따라 P형 또는 N형 반도체를 만들 수 있습니다.
N-TYPE
- 전자가 주된 carrier
- 음전하 carrier가 많음
- phosphorus, arsenic 도핑
- 전자 이동으로 전류 생성
P-TYPE
- 정공이 주된 carrier
- 양전하처럼 행동하는 carrier가 많음
- boron 도핑
- 정공 이동으로 전류 생성
반도체 공정은 실리콘 위에 매우 정밀하게 P형 영역과 N형 영역을 만들어내며, 이 P/N 구조를 조합해 diode, transistor, CMOS logic을 만듭니다.
도핑으로 N형/P형을 만들고, 그 조합이 모든 트랜지스터의 출발점이 된다.
FETMOSFET
2.1 MOSFET이란
MOSFET은 현대 디지털 칩의 핵심 소자입니다. Metal-Oxide-Semiconductor Field-Effect Transistor의 약자입니다.
- Metal — gate 전극
- Oxide — gate와 channel 사이 절연막
- Semiconductor — 실리콘 substrate/body
- Field-Effect — 전기장으로 전류 흐름 제어
- Transistor — 스위치/증폭 소자
디지털 회로에서는 MOSFET을 주로 스위치로 사용합니다. 핵심 질문은 하나입니다 — gate에 전압을 걸었을 때 source와 drain 사이에 전류가 흐르는가? 흐르면 ON, 안 흐르면 OFF입니다.
2.2 MOSFET의 단자
MOSFET은 보통 4개의 단자를 가집니다 — Gate, Source, Drain, Body/Bulk. 디지털 회로에서는 body가 보통 고정 전압에 연결됩니다 (NMOS body → GND, PMOS body → VDD). 실무적으로는 세 단자처럼 보이는 경우가 많습니다.
2.3 MOSFET의 동작 직관
MOSFET을 물길로 생각하면 쉽습니다.
- source와 drain은 물길의 양 끝
- channel은 물이 흐르는 길
- gate는 수문을 여닫는 손잡이
gate에 적절한 전압을 걸면 channel이 생기고 source-drain 사이에 전류가 흐릅니다. gate 전압이 부족하면 channel이 생기지 않아 전류가 흐르지 않습니다. 여기서 중요한 값이 threshold voltage입니다.
MOSFET = 전기장으로 여닫는 수문. gate 전압이 channel 생성 여부를 결정한다.
VthThreshold Voltage
3.1 threshold voltage란
Threshold voltage, 보통 Vth라고 부릅니다. MOSFET이 "꺼진 상태"에서 "켜진 상태"로 넘어가기 시작하는 gate 전압 기준입니다.
| 소자 | ON 조건 |
|---|---|
| NMOS | Vgs > Vth (gate가 source보다 충분히 높음) |
| PMOS | Vsg > |Vth| (gate가 source보다 충분히 낮음) |
3.2 Vth가 왜 중요한가
Vth는 거의 모든 칩 설계 tradeoff의 중심에 있습니다.
- LVT (Low Vth) — 빠름, leakage 큼
- SVT/RVT (Standard/Regular Vth) — 균형형
- HVT (High Vth) — 느림, leakage 작음, 저전력 유리
Vth는 속도와 누설전력 사이의 트레이드오프 손잡이다.
N/PNMOS와 PMOS
NMOS
- gate = 1 → ON
- gate = 0 → OFF
- GND로 끌어내리는 데 강함
- pull-down network 구성
- 출력 노드를 0으로 만듦
PMOS
- gate = 0 → ON
- gate = 1 → OFF
- VDD로 끌어올리는 데 사용
- pull-up network 구성
- 출력 노드를 1로 만듦
PMOS는 1을 만드는 쪽, NMOS는 0을 만드는 쪽 — 둘이 짝을 이루면 CMOS가 된다.
CMCMOS
5.1 CMOS란
CMOS는 Complementary MOS의 약자로, NMOS와 PMOS를 함께 사용해 logic gate를 만드는 방식입니다. 현대 디지털 칩의 대부분이 CMOS 기반입니다.
- 출력이 1이어야 할 때 → PMOS가 켜져서 VDD에 연결
- 출력이 0이어야 할 때 → NMOS가 켜져서 GND에 연결
- 정상 정적 상태에서는 VDD→GND 직접 전류가 거의 없음
그래서 CMOS는 전력 효율이 좋습니다.
5.2 CMOS inverter
가장 기본적인 CMOS 회로는 inverter(NOT gate)입니다 — 위쪽 PMOS, 아래쪽 NMOS, 두 drain이 만나 output이 되고, input은 두 gate에 공통 연결됩니다.
5.3 CMOS가 중요한 이유
- static power가 낮음
- logic gate 구성이 명확함
- scaling에 유리했음
- 높은 집적도 가능
- standard cell library 구축에 적합함
CMOS는 효율적이지만 완벽하지 않다 — 그 틈을 메우는 것이 EDA의 일이다.
FAB공정 개념
6.1 공정이란 무엇인가
반도체 공정은 실리콘 wafer 위에 transistor와 배선을 만드는 제조 과정입니다. 칩 설계자가 설계 데이터를 넘기면, Fab은 수십~수백 단계의 제조 공정을 수행해 실제 칩을 만듭니다.
- 산화막 형성
- photoresist 도포
- 노광
- 현상
- 식각
- 이온 주입
- 증착
- 평탄화
- 금속 배선 형성
- via/contact 형성
6.2 Node란 무엇인가
공정 node는 흔히 180nm, 65nm, 28nm, 14nm, 7nm, 5nm, 3nm 같은 이름으로 불립니다. 옛날에는 node 이름이 실제 gate length와 비교적 관련 있었지만, 최신 공정에서는 마케팅 이름에 가깝습니다.
Node가 작아지면 — 좋은 점
- transistor가 더 작아짐
- 같은 면적에 더 많은 집적
- 더 빠른 동작 가능성
- 더 낮은 전압 가능성
Node가 작아지면 — 대가
- 공정 복잡도 증가
- leakage, variation, reliability 문제 증가
- mask 비용 증가
- design rule / EDA 난이도 증가
예전에는 Dennard scaling 덕분에 작아지면 속도도 전력도 좋아지는 느낌이 강했습니다. 하지만 지금은 wire delay, leakage, thermal, variation, lithography limit 때문에 훨씬 복잡합니다.
6.3 Layer란 무엇인가
칩은 여러 layer로 이루어져 있습니다. 아래쪽에는 transistor가, 위쪽에는 금속 배선층이 여러 겹 있습니다.
↑ 아래에서 위로 쌓이는 순서
EDA physical design에서 routing이란 결국 이런 metal layer들을 사용해서 수많은 net을 연결하는 일입니다.
6.4 Mask란 무엇인가
Mask는 반도체 제조에서 특정 layer의 패턴을 wafer 위에 전사하기 위한 원판입니다. 사진 인화의 필름 같은 개념으로 이해하면 됩니다.
설계 데이터는 최종적으로 mask 제작 데이터로 변환되고, Fab은 mask를 이용해 wafer 위에 패턴을 형성합니다. 한 칩에는 많은 mask가 필요하고, 공정이 고도화될수록 mask 수와 비용이 증가합니다. 그래서 최신 공정 tape-out 비용은 매우 비쌉니다.
칩은 layer 위에 layer를 쌓아 만든 구조물이며, 그 패턴을 새기는 원판이 mask다. DRC는 그 패턴이 실제로 제조 가능한지 미리 검증하는 관문이다.